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Placa de desarrollo con DSP y FPGA

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Placa de desarrollo con DSP y FPGA

Sundance Multiprocessor Technology ha anunciado la disponibilidad de la versión final de producción de la VF360, una placa 3U OpenVPX “COTS”.

La placa de desarrollo con DSP y FPGA designada VF360 está dirigida a cumplir con los requisitos de los diseños de sistemas escalables que se basan en una sola placa de ordenador de abordo en los que cada placa está dedicada a una única función pero que, a la par, puede compartir datos con las demás placas a través de un bus/backplane común.

El backplane que la compañía fabricante ha elegido para la VF360 es el VITA65 OpenVPX, que tiene un gran ancho de banda en forma de PCI Express o SRIO (Serial Rapid IO) de interfaz serie de conmutación rápida para comunicaciones de placa a placa, LVDS de alta velocidad E/S paralela y Ethernet TCP/IP para las interfaces seguras y de larga distancia.

El DSP TMS320C667x de Texas Instruments está basado en el KeyStone, y ha sido también elegido por Sundance para la placa de desarrollo con DSP y FPGA VF360. Este DSP dispone de opciones para 1, 2, 4 u 8 núcleos DSP, corriendo a 1,25 GHz cada uno, soportado por 2 GB de memoria DDR3 de 64 bits local, y arranca desde una memoria flash en la misma placa.

La conectividad entre las muchas interfaces PCI Express se produce a través de un switch PCIe 22x y los puertos Ethernet incorporados son enrutados hacia el backplane.

Software en la nueva placa de desarrollo con DSP y FPGA

El soporte de software para el C667x es proporcionado por el Multicore Software Development Kit (MCSDK), el cual puede ser conseguido gratuitamente a través de Texas Instruments. Dicho kit permitirá que cada núcleo del DSP pueda ejecutar diferentes programas de forma independiente. Un núcleo podría estar ejecutando Linux mientras otro podría estar corriendo la DSP/BIOS de TI y otros corren las aplicaciones.

Esta placa de desarrollo con DSP y FPGA incluye un FPGA que dispone de 36 transceptores serie de alta velocidad que, cada uno de ellos, puede sostener comunicaciones de hasta 12 Gigabits por segundo.

Esto se complementa con dos bancos de memoria con capacidad para 2 GB de memoria DDR3 más dos bancos extra de 32 MB de SRAM QDR-II para almacenamiento típico de procesamiento de pre/post IP-Cores.

La conectividad entre el DSP de TI y el FPGA es o bien a través del conmutador PCI Express o directamente utilizando cuatro carriles de SRIO de segunda generación corriendo a velocidades de hasta 5 Gbps.

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