Tam Do, Marketing Técnico, Desarrollo de Negocio para Centros de Datos e Infraestructura de IA en Microchip Technology, nos explica el desarrollo de sistemas de computación y almacenamiento de próxima generación con los diseños y kits de referencia PCIe Switchtec Gen 5.
Peripheral Component Interconnect Express, o PCI Express (PCIe), es una interfaz de interconexión de bus ampliamente utilizada, que se encuentra en servidores y, cada vez más, como solución de almacenamiento e interconexión de GPUs.
La primera versión del estándar PCIe fue introducida en 2003 por el Grupo de Interés Especial de Interconexión de Componentes Periféricos (PCI-SIG) como PCIe Gen 1.1. Se creó para reemplazar el bus de comunicaciones paralelo original, PCI.
Con PCI, los datos se transmiten al mismo tiempo a través de muchos cables. El host y todos los dispositivos conectados comparten las mismas señales de comunicación, por lo que varios dispositivos comparten un conjunto común de líneas de dirección, datos y control, y, claramente, compiten por el mismo ancho de banda.
Sin embargo, con PCIe, la comunicación es punto a punto en serie y los datos se envían a través de líneas dedicadas a los dispositivos, lo que permite mayores anchos de banda y una transferencia de datos más rápida.
Las señales se transfieren a través de pares de conexión, conocidos como carriles: uno para transmitir datos y otro para recibirlos. La mayoría de los sistemas normalmente usan 16 carriles, pero PCIe es escalable, permitiendo hasta 64 carriles o más en un solo sistema.
El estándar PCIe sigue evolucionando, duplicando la velocidad de transferencia de datos en cada nueva generación.
La última es PCIe Gen 7, con 128 Giga Transfers/s por carril en cada dirección, satisfaciendo las necesidades de aplicaciones intensivas en datos como centros de datos hiperescalados, computación de alto rendimiento (HPC), IA/ML o computación en la nube.
Reloj PCIe
Otro factor diferenciador entre PCI y PCIe es la frecuencia de trabajo. PCI utiliza relojes LVCMOS, mientras que PCIe utiliza relojes diferenciales HCSL (Lógica de Dirección de Corriente de Alta Velocidad) y LP-HCSL (Low-Power HCSL). Estos se configuran con el esquema de reloj de espectro extendido (SSC).
La SSC funciona distribuyendo la señal de reloj a través de varias frecuencias en lugar de concentrarla en una única frecuencia pico. Esto elimina grandes picos electromagnéticos (EM) en frecuencias específicas que podrían causar interferencias (EMI) en otros componentes.
La dispersión a lo largo de varias frecuencias reduce la EMI, lo que protege la integridad de la señal.
Por otro lado, el reloj de espectro extendido introduce jitter (variaciones de temporización en la señal de reloj) debido a la modulación en frecuencia de la señal de reloj en este esquema. Para preservar la integridad de la señal, a los dispositivos PCIe se les permite cierto grado de jitter.
En los sistemas PCIe, existe un reloj de referencia (REFCLK), normalmente un reloj HCSL de 100 MHz, como referencia de temporización común para todos los dispositivos en el bus. En el esquema SSC, la señal REFCLK se modula con una señal sinusoidal de baja frecuencia (entre 30 kHz y 33 kHz).
Arquitecturas para encontrar la solución
Para equilibrar mejor el rendimiento del diseño, la complejidad y el coste, pero también para garantizar la mejor funcionalidad, se utilizan diferentes arquitecturas de reloj PCIe. Estos son reloj común (CC), reloj común con dispersión (CCS), reloj de referencia separado sin dispersión (SRNS) y reloj de referencia separado con dispersión independiente (SRIS).
Tanto las arquitecturas CC como las de referencia separadas pueden usar SSC, pero con una cantidad diferente de modulación (para la distribución).
Cada esquema de reloj tiene sus propias ventajas y desventajas en cuanto a jitter y complejidad de transmisión.
El CC es la opción más sencilla y barata para usar en diseños. Aquí, tanto el transmisor como el receptor comparten el mismo REFCLK y son sincronizados por el mismo PLL, que multiplica la frecuencia del REFCLK para crear las señales de reloj de alta velocidad necesarias para la transmisión de datos.
Con el esquema de reloj separado, cada punto final PCIe y complejo raíz tiene su propia fuente de reloj independiente.
