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Implementación práctica de PCI Express Gen3 a través de cableado óptico

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Avago MiniPODArtículo escrito por Christopher Wong, Ingeniero de Aplicaciones de la División de Productos de Fibra Óptica de Avago TechnologiesWong, que trabaja en las instalaciones de la compañía en San José (California – Estados Unidos), está especializado en enlaces eléctricos y ópticos de elevada velocidad para comunicaciones avanzadas, entornos industriales y aplicaciones de consumo.

Introducción

La tecnología de fibra óptica puede aportar una buena alternativa al cableado coaxial de cobre en conexiones inter-chasis PCI Express 3.0 (PCIe Gen3). Esta especificación de tercera generación recientemente adoptada vuelve a doblar la velocidad y la capacidad que se puede desarrollar a través de trazas de cobre en las tarjetas de circuito impreso (PCB).

Aunque las tecnologías serializer / deserializer (SerDes), creadas originalmente para portar señales de bus Gen1 / Gen2 de PCIe mediante un placa madre de PC, se podrían adoptar fácilmente al cableado coaxial de cobre de conexiones inter-chasis en centros de datos y granjas de servidores, las características del canal se degradan con las frecuencias superiores de PCIe Gen3.

Como resultado, las técnicas de interconexión basadas en cobre de largo alcance encuentran dificultades a la hora de superar los requerimientos de precio, rendimiento y tamaño / peso a 8 Gbps, como especifica el nuevo estándar PCI Express de tercera generación.

La fibra óptica se convierte en una alternativa atractiva, ya que aumenta en gran medida las distancias de enlace, reduce el tamaño, el peso y el consumo y mejora las prestaciones con un precio competitivo. A pesar de que los esfuerzos por formalizar estándares para interconexiones PCIe Gen3 basadas en fibra están en fases iniciales, ya existen productos comercialmente disponibles para proporcionar una solución provisional.

Este artículo tiene el objetivo de ofrecer una visión general del estándar eléctrico y los retos asociados a la adopción de tecnologías ópticas para uso en soluciones de interconexiones PCIe Gen3 de bajo coste. Aquí se tomará como ejemplo una solución desarrollada conjuntamente con PLX Technology, compañía líder en circuitería PCIe, para “explorar” los aspectos de rendimiento, coste, formato del módulo y factibilidad de producción con enlaces ópticos de tercera generación.

Los datos de la demostración del primer enlace de fibra óptica end-to-end PCI Express Gen3 también serán presentados para ilustrar cómo se puede utilizar una solución a la hora de soportar links con una capacidad total de 64 Gbps (bidireccional de 128 Gbps) en aplicaciones comerciales.

El PCIe Gen3, en pocas palabras

El bus PCI Express (PCIe) bus es una tecnología IO serie de alta velocidad que ha sido diseñado para dotar de conexiones entre una unidad central de procesamiento (CPU) y sus periféricos (placas gráficas, memoria / discos duros o tarjetas IO externas).

Desarrollado originariamente por Intel, se ha convertido en la interconexión de facto para placas madre y tarjetas de expansión en la mayoría de PC de sobremesa y estaciones de trabajo, así como en servidores high-end. PCIe también ha incrementado su popularidad como una interconexión de backplane pasivo en sistemas de mayores dimensiones.

A nivel de la capa física (PHY), PCIe está implementado como una o más conexiones punto a punto, denominadas lanes, entre dos dispositivos end point. Cada lane se compone de dos pares de señales diferenciales AC-coupled de baja tensión (un par de transmisión y un par de recepción) que forman un flujo de byte full-dúplex de alta velocidad entre los dispositivos de los extremos del enlace. Un reloj de datos se encuentra embebido en el flujo de bit que, usando un esquema de codificación 8b / 10b, alcanza ratios superiores de datos. Y, para acomodar mayores capacidades, es posible agregar lanes PCIe con la intención de formar enlaces multi-lane de dos, cuatro, ocho y treinta y dos lanes, donde el paquete de datos se “desmonta” a través de las lanes.

Figura 1 Partición de la funcionalidad de capa PHY PCIe 1.0/2.0. Cortesía de Intel.
Figura 1 Partición de la funcionalidad de capa PHY PCIe 1.0/2.0. Cortesía de Intel.

Cuando el estándar PCIe 1.0a fue introducido en 2003, estaba especificado a una velocidad de enlace de 2.5 Gigabit por segundo (Gbps) para cada lane, aunque su esquema de codificación de línea 8B/10B reduce la capacidad útil un veinte por ciento. PCIe 2.0 dobló la velocidad a 5 Gbps, permitiendo que un conector PCIe de 32 lanes (x32) soporte un bit adicional de hasta 160 Gbps.

La especificación PCIe Gen3 (finalizada en 2010) volvió a doblar la capacidad de canal y reemplazó la codificación de línea 8b/10b por una técnica llamada “scrambling” que reduce la sobrecarga de canal en un 1.5 por ciento. PCIe Gen3 también mejoraba la eficiencia, ya que los 8 Gbps duplican la capacidad útil de lanes 2X de una conexión PCIe 2.0 de 5 Gbps equivalente.

Ampliando el alcance de PCIe

Como las señales de alta frecuencia requieren un canal de impedancia controlada y tienen un alcance relativamente corto, se recomienda efectuar conexiones ‘inside-box” donde se puedan colocar tanto el procesador central como los periféricos. Esto puede tener lugar entre la CPU y otros componentes en la placa madre o periféricos PCIe, que se suelen conectar al interface de dicha placa madre vía conectores slot.

A pesar de los retos técnicos, hay un especial interés en usar cableado eléctrico y óptico para extender las conexiones PCIe nativas en aplicaciones inter-chasis. Las conexiones PCIe nativas entre servidores, switches y elementos de almacenamiento no requieren un protocolo de transporte intermedio ni sus componentes electrónicos asociados. Además de reducir la latencia de sistema, las conexiones inter-chasis tienen el potencial de disminuir la complejidad, el coste y el consumo de energía.

Con la intención de respaldar estas aplicaciones, se desarrolló la especificación External PCI Express (ePCIe), que permite el transporte de señales de 2.5 Gbps Gen1 a través de longitudes de “metros” en cable coaxial. Entre las tareas que ya se benefician del cableado de extensión PCIe destacan sistemas de almacenamiento, ordenadores de elevado rendimiento y otros productos que necesitan interconexiones multi-chasis de alta capacidad, como soluciones de audio / vídeo high-end.

Ya está en marcha un proceso para elaborar una especificación de cableado Gen2, sin embargo, las mayores pérdidas con señales más rápidas, la creciente sensibilidad al jitter (variación de retardo) de reloj de referencia y otros aspectos de la integridad de señal limitarán la longitud del cable. Estas mismas cuestiones necesitarán soluciones de sincronización y ecualización más complejas (y más costosas) para soportar los ratios de datos de 8 Gbps de PCIe Gen3, incluso en longitudes cortas de cable. De hecho, estos 8 Gbps pueden marcar el punto donde el mayor alcance y la facilidad de escalado a capacidades superiores de las tecnologías ópticas se convierten en una alternativa atractiva al cableado de cobre para extender el bus PCIe en interconexiones multi-chasis.

Una vez implementadas en volúmenes comerciales, las interconexiones PCIe ópticas consumirán menos vatios y reducirán el coste por Gbps de capacidad en comparación con una solución equivalente basada en cobre. Estas mismas características hacen que los enlaces ópticos fundamentados en PCIe aporten mejores prestaciones que Fibre Channel y otras topologías I/O usadas para unir servidores, switches y elementos de almacenamiento en centros de datos. Utilizando PCIe en toda la conexión I/O también se contribuye a minimizar o eliminar la necesidad de chips de conversión de protocolo intermedio y, por consiguiente, a disminuir los costes, el consumo y la latencia de canal en el sistema.

Continua en Implementación práctica de PCI Express Gen3 a través de cableado óptico (II)

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